bili_67837000788 2026-05-29 其实很多人说是骡子是马溜溜，说验证 但是华为把今年甚至明年的数据都给出来了。首先提升很大（其实9030已经提升很大）其次华为公布的频率3.1ghz，单核提升百分之15，多核24，能效多少…GPU不知道。但是麒麟2026其实很多数据公开了，华为也不是神，也没说2026会无敌，它只是公布了，麒麟芯片未来还可以大进步 理想状态31年达到等效1.4nm。（我也不知道一些人要看啥验证啥，大家也看不懂啊，华为提升很多参数给出来了） ♥ 292 ↩ 51
cyc_chen 2026-05-29 传统的3D堆叠，两颗芯片叠在一起，各自功能独立，设计不耦合。逻辑折叠完全不同，它是一张平面电路被“撕开”、“折叠”成上下两层，功能相互穿插、信号彼此依赖，单独任何一层都无法工作。 徐直军说的 ♥ 211 ↩ 29
不不不我不 2026-05-29 @Stoicerrrr 你甚至不懂封装，不懂台积电的SoIC,也不知道AMD用的F2B，也不知道F2F还没量产，但是你学会了复读别人说华为造新词了。 国内3D封装并不落后，长存自己就用的HB做3D封装。 再说了，现在的3D封装本质是2D芯片叠叠乐，有哪门子自信和华为在设计之初就以3D有源层为前提设计坐一桌。 因为当代芯片制造更像印刷，以不同温度工况印刷两层的3D制造极为困难，所以华为的思路，是在追求通过HB的方式把有源层3D化，在你这变成了发明新词了。 ♥ 65 ↩ 6
第十三把刀 2026-05-30 目前为止刷到唯一一个说清楚了的讲解，我真的感觉很多所谓的科技媒体科普博主跟没读过书一样[笑哭]。tau=RC，R∝L/A，C∝L，如果你等比缩小金属线，电阻增大了，tau没变。虽然现实并非等比缩小，但是总体无法脱离这个趋势，所以现代先进制程芯片一大半的动态功耗是通信开销。因此在其它条件不变的前提下，首当其冲的是缩短L，就这么简单的道理，哪怕画个高中水平的电路图也能讲明白。很多营销号自己搞不懂还要在那里胡咧咧，看得我都无语了。[热] ♥ 61 ↩ 17
Jevon6 2026-05-30 1. TSV那里解释有误，从演讲中的PPT可知，TSV是从下往上打的，麒麟2026是直接打到顶层，后来会只打到M5/6，然后再通过HB连接到上层 2. 两层芯片HB连接点超过5000万，分论坛华为fellow回答提问说的 3.演讲中提到了移动SOC未来几年的发展趋势（至少三年内是基本能确定的），倒数第二张PPT提及明年麒麟P核频率3.39G已是silicon阶段，2028 设计阶段3.71G，2029仿真阶段4G，规划中的2030和2031是4.3G和5G（后两个确实暂时不能相信） ♥ 54 ↩ 3
灰域终端 2026-05-29 看了这个视频，我感觉华为既有他们自己的野心，但同时也活得很憋屈，他们能够在现有eda工具全部无法使用的情况下，能够独自处理好3d堆叠的各种复杂问题，就算只是局部折叠也值得肯定，尤其是他们能够去产生解决跨层布线的地狱级问题。 但是就算他们取得了突破，更多也只是在无法获取euv光刻机下采取的无奈之举，很难说有绝对的技术优越性，感觉华为在这种极端供应链封锁下的还能找到求生之路，真的有一种看幼苗在墙缝里长大的感觉。 但是就是这样，问题也很大，虽然说晶体管密度也从1.55亿提高到了2.38亿（提升50%），却采取多做20%用于来实现100%良率。这样看，实际上的性能提升可能没有想象中那么大。 而且当前业界是几乎是同时在几何层面和封装层面进行推进， 如果其他厂商更进的话，华为的优势可能很快就会消失。[大哭] ♥ 66 ↩ 43
Comments
[吃瓜][吃瓜]突然哈，就是突然，很多人都懂封装了
♥ 748 ↩ 37
看完评论区我感觉中国的芯片制造方面的人才真是太充足了，中芯国际当年真不需要为挖几个台积电的人花费那么多成本，到评论区里随便选几十个就够用了。
♥ 749 ↩ 23
其实很多人说是骡子是马溜溜，说验证 但是华为把今年甚至明年的数据都给出来了。首先提升很大（其实9030已经提升很大）其次华为公布的频率3.1ghz，单核提升百分之15，多核24，能效多少…GPU不知道。但是麒麟2026其实很多数据公开了，华为也不是神，也没说2026会无敌，它只是公布了，麒麟芯片未来还可以大进步 理想状态31年达到等效1.4nm。（我也不知道一些人要看啥验证啥，大家也看不懂啊，华为提升很多参数给出来了）
♥ 292 ↩ 51
传统的3D堆叠，两颗芯片叠在一起，各自功能独立，设计不耦合。逻辑折叠完全不同，它是一张平面电路被“撕开”、“折叠”成上下两层，功能相互穿插、信号彼此依赖，单独任何一层都无法工作。 徐直军说的
♥ 211 ↩ 29
老谢 文章发表第二天黄勇和夏晶晶在ieee的演讲专门提了热管理问题如何处理
♥ 186 ↩ 7
又到了喜闻乐见的给华为技术找爹环节[喜极而泣]
♥ 173 ↩ 11
成本低30%就问你恐怖不恐怖[doge]
♥ 166 ↩ 44
我用最直接，最不绕弯，最直白，最简单，最通俗易懂的话跟你说，我也不懂。
♥ 158 ↩ 12
目前在第一二阶段，拭目以待[doge]
♥ 183 ↩ 5
再补充一篇知乎文章，是夏晶大佬发的（昇腾和鲲鹏的首席架构师），他在IEEE大会上也有演讲，可以去官号@IEEE中国 看直播回放。
♥ 107 ↩ 18
目前看到的，讲的最清楚的UP[支持]
♥ 92 ↩ 2
4个多月就能验证的东西，是吹牛还是有些人为了反对而反对，很快见分晓
♥ 91 ↩ 10
不懂的老铁看图[doge]
♥ 90 ↩ 6
@Stoicerrrr 你甚至不懂封装，不懂台积电的SoIC,也不知道AMD用的F2B，也不知道F2F还没量产，但是你学会了复读别人说华为造新词了。 国内3D封装并不落后，长存自己就用的HB做3D封装。 再说了，现在的3D封装本质是2D芯片叠叠乐，有哪门子自信和华为在设计之初就以3D有源层为前提设计坐一桌。 因为当代芯片制造更像印刷，以不同温度工况印刷两层的3D制造极为困难，所以华为的思路，是在追求通过HB的方式把有源层3D化，在你这变成了发明新词了。
♥ 65 ↩ 6
一张图就能解释清楚
♥ 70 ↩ 5
目前为止刷到唯一一个说清楚了的讲解，我真的感觉很多所谓的科技媒体科普博主跟没读过书一样[笑哭]。tau=RC，R∝L/A，C∝L，如果你等比缩小金属线，电阻增大了，tau没变。虽然现实并非等比缩小，但是总体无法脱离这个趋势，所以现代先进制程芯片一大半的动态功耗是通信开销。因此在其它条件不变的前提下，首当其冲的是缩短L，就这么简单的道理，哪怕画个高中水平的电路图也能讲明白。很多营销号自己搞不懂还要在那里胡咧咧，看得我都无语了。[热]
♥ 61 ↩ 17
1. TSV那里解释有误，从演讲中的PPT可知，TSV是从下往上打的，麒麟2026是直接打到顶层，后来会只打到M5/6，然后再通过HB连接到上层 2. 两层芯片HB连接点超过5000万，分论坛华为fellow回答提问说的 3.演讲中提到了移动SOC未来几年的发展趋势（至少三年内是基本能确定的），倒数第二张PPT提及明年麒麟P核频率3.39G已是silicon阶段，2028 设计阶段3.71G，2029仿真阶段4G，规划中的2030和2031是4.3G和5G（后两个确实暂时不能相信）
♥ 54 ↩ 3
經典老圖拿出來用一下。[doge_金箍]
♥ 66
华为果然在折叠里不能自拔了[doge]。
♥ 85 ↩ 3
看了这个视频，我感觉华为既有他们自己的野心，但同时也活得很憋屈，他们能够在现有eda工具全部无法使用的情况下，能够独自处理好3d堆叠的各种复杂问题，就算只是局部折叠也值得肯定，尤其是他们能够去产生解决跨层布线的地狱级问题。 但是就算他们取得了突破，更多也只是在无法获取euv光刻机下采取的无奈之举，很难说有绝对的技术优越性，感觉华为在这种极端供应链封锁下的还能找到求生之路，真的有一种看幼苗在墙缝里长大的感觉。 但是就是这样，问题也很大，虽然说晶体管密度也从1.55亿提高到了2.38亿（提升50%），却采取多做20%用于来实现100%良率。这样看，实际上的性能提升可能没有想象中那么大。 而且当前业界是几乎是同时在几何层面和封装层面进行推进， 如果其他厂商更进的话，华为的优势可能很快就会消失。[大哭]
♥ 66 ↩ 43