数字集成电路设计原理【全46讲】【复旦大学】【国家级精品课】叶凡

Parts

1. P1 · 1.1 门电路的可再生性
2. P2 · 1.2 反相器的静态参数
3. P3 · 1.3 CMOS反相器的静态传递特征与参数Ⅰ
4. P4 · 1.4 CMOS反相器的静态传递特征与参数Ⅱ
5. P5 · 1.5 反相器的瞬态特征
6. P6 · 1.6 P_NMOS的尺寸比例优化
7. P7 · 1.7 带负载的反相器
8. P8 · 1.8 大负载的反相器驱动链
9. P9 · 1.9 CMOS电路的动态功耗
10. P10 · 1.10 CMOS电路的静态功耗
11. P11 · 1.11 芯片性能随工艺尺寸的等比例缩放
12. P12 · 1.12 CMOS工艺简介Ⅰ
13. P13 · 1.13 CMOS工艺简介Ⅱ
14. P14 · 2.1 组合逻辑的实现
15. P15 · 2.2 互补开关逻辑的实现
16. P16 · 2.3 CMOS逻辑门的实现方式
17. P17 · 2.4 互补网络的图论解释
18. P18 · 2.5 组合逻辑的版图
19. P19 · 2.6 标准单元版图设计
20. P20 · 2.7 CMOS逻辑门的尺寸规划方法
21. P21 · 2.8 CMOS逻辑门的优化技巧
22. P22 · 2.9 传输管逻辑
23. P23 · 2.10 传输管逻辑的优化-前馈
24. P24 · 2.11 传输管逻辑的优化-反馈
25. P25 · 2.12 有比逻辑及优化
26. P26 · 2.13 动态逻辑
27. P27 · 2.14 动态逻辑的级联
28. P28 · 3.1 锁存器与寄存器
29. P29 · 3.2 锁存器的电路实现
30. P30 · 3.3 寄存器的电路实现
31. P31 · 3.4 准静态主从结构寄存器
32. P32 · 3.5 C2MOS寄存器
33. P33 · 3.6 TSPC寄存器与锁存器
34. P34 · 3.7 其他结构寄存器
35. P35 · 4.1 同步电路与击鼓传花时序分析的意义
36. P36 · 4.2 木桶短板效应
37. P37 · 4.3 建立时间约束
38. P38 · 4.4 保持时间约束
39. P39 · 4.5 时钟非理想性与时钟树
40. P40 · 5.1 全加器
41. P41 · 5.2 三步式全加器与行波进位加法器
42. P42 · 5.3 进位跳转加法器
43. P43 · 5.4 流水线加法器
44. P44 · 5.5 进位选择加法器
45. P45 · 5.6 对数延时加法器
46. P46 · 5.7 其他运算单元