模成Electron 2024-12-31 JLC的阻抗结构，目前是只有3313和7628的普通结构是免费的，实际Layout过程中，所有的规则几乎是不可能同时被满足的，那么就需要做取舍，真的体现水平和技术的，就是在遇到冲突遇到问题的时候，能正确的去做取舍，满足项目要求。而且高速板，一般是体积越小越紧凑，难度就越高。 ♥ 192 ↩ 4
䑥矜 2024-12-31 讲的很好了，但实际上的情况会更复杂；Intel的PDG中会有各种规定，例如，对某根信号线规定的长度，并不是说单纯总长达标就行，而是对一根线的各个部分都做出了规定；例如，不同信号组间也要长度匹配，比如‘-12mm < CLK - CMD < 0mm’等等等等，虽然我不是专业的layout，但是在硬件设计中，对于各种高速信号是要在EDS或PDG的基础上做长度表的[藏狐] ♥ 98 ↩ 12
工科男孙老师 2024-12-31 PCB文件链接在此，想要做练习的同学可以试试看[滑稽] 链接: https://pan.baidu.com/s/14Hw-M9xqQkc4CZ9aL_zF2g 提取码: t9w2 ♥ 77 ↩ 13
账号已注销 2024-12-31 有大神吗？两层pcb，正反两面都贴元件（因为想缩小板子大小） pcb布线的时候，顶层的过孔，走线，与底层有冲突，导致顶层布完，底层没得多少走线空间了，这种怎么办？ 盲孔好像嘉立创没有，做两张pcb连接起来，感觉线又太多。咋整？ ♥ 65 ↩ 24
Comments
8层非HDI，lay完之后是真的很有成就感[星星眼]
♥ 262 ↩ 38
启动，自动布线[藏狐]
♥ 268 ↩ 15
暑假跟着教程半个月画的，测试跑通的时候还是很有成就感的[洛天依9th_饿龙咆哮]
♥ 341 ↩ 49
JLC的阻抗结构，目前是只有3313和7628的普通结构是免费的，实际Layout过程中，所有的规则几乎是不可能同时被满足的，那么就需要做取舍，真的体现水平和技术的，就是在遇到冲突遇到问题的时候，能正确的去做取舍，满足项目要求。而且高速板，一般是体积越小越紧凑，难度就越高。
♥ 192 ↩ 4
做为一个硬件工程师，我一直有个执念，就是把复杂的应用拿简单廉价的软硬件方案实现，同时扬了公司里科班linux工程师的饭碗[doge]
♥ 229 ↩ 39
最近在外面上layout的课，单做ddr模块还凑合，扔到项目里直接就炸了，不管是菊花链还是t型都很折磨[笑哭]
♥ 146 ↩ 36
讲的很好了，但实际上的情况会更复杂；Intel的PDG中会有各种规定，例如，对某根信号线规定的长度，并不是说单纯总长达标就行，而是对一根线的各个部分都做出了规定；例如，不同信号组间也要长度匹配，比如‘-12mm < CLK - CMD < 0mm’等等等等，虽然我不是专业的layout，但是在硬件设计中，对于各种高速信号是要在EDS或PDG的基础上做长度表的[藏狐]
♥ 98 ↩ 12
新年第一天，来听孙老师讲课[星星眼]
♥ 92 ↩ 4
去年画了一个月才layout完[doge]
♥ 101 ↩ 27
PCB文件链接在此，想要做练习的同学可以试试看[滑稽] 链接: https://pan.baidu.com/s/14Hw-M9xqQkc4CZ9aL_zF2g 提取码: t9w2
♥ 77 ↩ 13
原来的链接被禁了，换一个新的链接。 链接：https://pan.quark.cn/s/c98fdf8905e5 提取码：bPzJ
♥ 72 ↩ 15
去年花了一个月画的，zynq7020的6层板子，2片ddr3，走的菊花链，测试下来没问题
♥ 58 ↩ 13
画完，板子做出来，焊好元件，结果测不过才是最痛苦的[doge_金箍]
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总结: 1，等长 2，同组同层 3，阻抗匹配 4，3W原则 5，敏感线包地
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有大神吗？两层pcb，正反两面都贴元件（因为想缩小板子大小） pcb布线的时候，顶层的过孔，走线，与底层有冲突，导致顶层布完，底层没得多少走线空间了，这种怎么办？ 盲孔好像嘉立创没有，做两张pcb连接起来，感觉线又太多。咋整？
♥ 65 ↩ 24
ddr4也不算很高速吧，画个pcie5.0的试试[doge]
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看过服务器主板俩内存插槽夹角45度，估计画板子的是古希腊掌管layout的神
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我在想啊 布线大家都知道是个体力活 而且在普通应用下所谓经验规定也并没有多到压根没法统计的感觉 那我想问布线还有多久会被ai替代
♥ 53 ↩ 51
高速信号不建议用W做为线间距的标准，应该用信号走线距近端参考层的高度H做为标准。
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